FPGA分配管脚和时序的关系
时间：10-02
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详细见图片，芯片为SPARTAN3E_XC3S_500E_PQ208
传了两张一样的图片
呵呵，如何频率不高，就近分配就可以了的，如果高的话，看你的要求了
IP类型管脚只能做输入，不能做输出
时钟信号一般接在全局时钟管脚上，就是后缀带GLK的那些管脚
P跟N是与差分信号P端与N端对应的，若不是差分信号，不必关注
可以在网上搜点管脚配置方面的文档参考参考