FPGA中用posedge CLK 还是negedge CLK来抓信号呢

你用一个异步FIFO来做个时钟域转换吧，外部时钟可以用negedge clk来拍数据进入FIFO

如果你FPGA的clk就是图中的clkout的话，用下沿

同楼上，用负沿。
前提是：1：FPGA里面dff用的clock要是图中的clock，
2：还要注意delay，如果clock路径上加了BUFG的话，就和data错开了，也就是你要确定data和clock到你真正采样的dff上还是长图中的样子。