请关注！请教一下synplify pro的问题！

虽然用这个软件很久了，一直也没发现什么问题。最近遇到了一个比较头疼的问题。具体来说如下：

1、
PROJECT1有一个模块（a.v）的输出（扇出都比较大）以前只驱动2个相同的模块(b.v)，综合最后完全正确，最后布局布线也正确。

2、
PROJECT 2将此模块的输出驱动4个相同的模块，Modelsim功能仿真完全正确，但实际电路工作不正常，这时候看RTL级，对于A的例化层次还在，但在网表级，对于A的例化层次已经不见了，synplify pro把这个A模块的功能嵌入到了B模块，也就是说B模块的输入输出管脚发生了变化。A模块的功能就是实现一个32位寄存器的3拍延时。查了报告说“auto dissolve a.v”也就是说自动打散了模块A。后来没办法直接拿QuartussII综合，电路功能正常。

3、
我的问题是：PROJECT1里同样提示“auto dissolve a.v”，但在网表里没有体现，PROJECT1和PROJECT2的差异如何产生?编译设置完全一样。

4、
“auto dissolve”会改变电路的功能吗?怎么样才能避免?谢谢您的关注！

自己顶一下！
今天确认了，就是synplify pro2009.03综合时由于打散了之后功能出错了！换了synplify pro2010e同样的工程综合就没有优化打平，最终在FPGA电路中功能完全正确！
由此可见，什么工具都不是万能的！不能过于迷信工具！

你的工具设置上没调整对....只是2010版本的工具改变了默认值，导致你的工程又OK了...

不是这样的，我也试了将synplify pro2009.03卸除重装，结果也是一样有问题！请看清楚，我之前用pro2009也没有优化，就是多例化了两次结果就不一样了！RTL级没有优化，但网表级就变了！