微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > Quartus II常见错误 DDR-DDR2

Quartus II常见错误 DDR-DDR2

时间:10-02 整理:3721RD 点击:
Error: DDR timing cannot be verified until project has been successfully compiled.
Error: Evaluation of Tcl script auto_verify_ddr_timing.tcl unsuccessful
Error: Quartus II Shell was unsuccessful. 2 errors, 4 warnings
Info: Allocated 54 megabytes of memory during processing
Error: Processing ended: Thu Dec 15 15:01:36 2011
Error: Elapsed time: 00:00:16
Error: Quartus II Full Compilation was unsuccessful. 2 errors, 1624 warnings
哪位知道上面是什么错误呀?我重新Generate了DDR的IP核还是不管用。

auto_verify_ddr_timing.tcl应该是这个脚本文件的问题。第一个error是说你还没有进行一次全编译,所以这个时候不能进行timing check操作,这个操作是在auto_verify_ddr_timing.tc这个操作脚本里面的,你可以先不要运行这个脚本,等第一次全编译完成后再加载这个脚本!

能提供更前面一点的log么?

解决了,是我的工程路径的问题~

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top