请大家帮我看一段verilog代码

代码不写全，大概是这个意思：
case(sel)
2'b00:a=1;
2'b01:a=2;
2'b10:a=4;
2'b11:a=5;
default:a=0;
endcase
如果输入sel=2'bx，则结果是怎样的呢?

it is  0

    我只知道0是不对的

没有人知道吗

这个……难住了

这是Testbench里面的还是主程序里面的啊?
如果是testbench应该是0啊，如果是主程序就不好说啰

你用casez来尝试一下

硬件出来肯定是0

方针不好说，硬件的话不存在X

直接各个仿真器跑一下不就知道了?

改成casex试试

从语法角度，结果就是0

仿真出来肯定是0 ，，然后硬件电路上是木有X的，所以状态不确定！

运行下看看