Technology map viwer post fitting

时间：10-02 整理：3721RD 点击：

通过Technology map viwer post fitting查看映射结果，时钟clk 后面紧跟的白色框框是表示什么，就是组合电路吗，
浅蓝色的 clk_y3~reg0_Dupilcate_1feeder 代表也是祝贺逻辑吗，Technology map viwer post fitting跟Technology map viwer
的理论差别在哪里?
望指点。

建议你把源代码传上来看看。参照着看大家会比较清楚一些，似乎不像是组合逻辑，如果是组合逻辑，你还可以继续点进去看底层细节的。

我刚刚发了一个求助的帖子，麻烦您帮看下，
多谢了，

这个是时钟network上的buffer，每个全局时钟都会有的，可以提高驱动能力。

看不太明白

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