verilog的模块端口不支持二维数组，google一下变通就可以用！

今天写verilog代码的时候，需要用到二维的端口，在google是搜索了一下，可以这样做：
// pack 2D-array to 1D-array
`define PACK_ARRAY(PK_WIDTH,PK_LEN,PK_SRC,PK_DEST) \
                generate \
                genvar pk_idx; \
                for (pk_idx=0; pk_idx<(PK_LEN); pk_idx=pk_idx+1) \
                begin \
                        assign PK_DEST[((PK_WIDTH)*pk_idx+((PK_WIDTH)-1)):((PK_WIDTH)*pk_idx)] = PK_SRC[pk_idx][((PK_WIDTH)-1):0]; \
                end \
                endgenerate
// unpack 1D-array to 2D-array
`define UNPACK_ARRAY(PK_WIDTH,PK_LEN,PK_DEST,PK_SRC) \
                generate \
                genvar unpk_idx; \
                for (unpk_idx=0; unpk_idx<(PK_LEN); unpk_idx=unpk_idx+1) \
                begin \
                        assign PK_DEST[unpk_idx][((PK_WIDTH)-1):0] = PK_SRC[((PK_WIDTH)*unpk_idx+(PK_WIDTH-1)):((PK_WIDTH)*unpk_idx)]; \
                end \
                endgenerate
module example (
    input  [63:0] pack_4_16_in,
    output [31:0] pack_16_2_out
    );
wire [3:0] in [0:15];
`UNPACK_ARRAY(4,16,in,pack_4_16_in)
wire [15:0] out [0:1];
`PACK_ARRAY(16,2,in,pack_16_2_out)
汗颜~

这种东西能综合么，假设能的话，综合出来是个什么东东啊

当然能综合啊
综合出来就是连线而已！就是把线分组了以及合并。
for循环在硬件上只是展开，并行的，不再是软件的for循环了。

有什么意义啊，端口还是一维的。

在做项目中需要用到，
所以找了找！只是作为参考
后来发现有更简单的办法，太爽了。

请问小编后来用了什么简单方法呢?

这样可读性差很多

简单方法? SV?

简单方法就是后来重新设计电路，将电路模块化层次化，先做好小的模块，一步一步的做就可了。
复杂性往往是由于复杂的想法导致的