如何自动将verilog的底层信号拉到模块的顶层去
时间：10-02
整理：3721RD
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本人现在想将大量的底层信号拉到顶层去，手动修改会很繁复。请问各位，有没有一种脚本（tcl或者perl）或者工具能自动实现之，谢谢！
脚本自然是可以的了
求思路！
不知道能不能说得具体一点....
第一步：找到低层module，把相关信号加到端口上。
循环：
找到当前module的父module，把信号加到例化之后的module端口上
如果当前module是top module，则退出循环；
直接用emacs就可以了啊，不需要写脚本也是可以的~只要你底层模块端口名字和顶层信号一直，会自动帮你例化到端口的~
顶高手~
请参照 http://bbs.eetop.cn/viewthread.php?tid=185210&highlight=