将FPG内部的信号通过管脚输出给外部相关器件的时候怎么进行时钟锁存呢

在一本书中介绍到：
当你需要将FPGA/CPLD 内部的信号通过管脚输出给外部相关器件的时候，如果不影响
功能最好是将这些信号通过用时钟锁存后输出。因为通常情况下一个板子是工作于一种或两种时钟模式下，与FPGA/CPLD 相连接的芯片的工作时钟大多数情形下与FPGA 的时钟同源，如果输出的信号经过时钟锁存可以起到如下的作用：
􀂄 容易满足芯片间信号连接的时序要求；
􀂄 容易满足信号的建立保持时间；
输出信号要时钟锁存是什么意思呢，难道是额外的再加个d触发器，慢一拍输出吗?

应该意思就是在输出的时候用时钟打一拍保证了时钟和数据对齐，消除了数据在片内的延时。

谢谢楼上回答 学习了

    假设就是一位加法器，你的意思就是反应成代码就是
  always @(posedge clk)
   out_temp1 <= a+b;
  out_temp2 <= a-b;
  always @(posedge clk)  
     true_out1<= out_temp1;
     true_out2<= out_temp2;
  但是这两个always是并行的，怎么缓慢一拍呢

    你用RTL级图去想这个问题，就很容易理解了。