dc综合的时候CLOCK和复位信号不加BUFFER，对时序没有影响吗？

dc综合的时候CLOCK和复位信号不加BUFFER，对时序没有影响吗?又为什么不加BUFFER呢?

   如果时序约束到后端做，那又为什么前端DC的时候要做时序分析，并且前端分析做的不准确。后端要插入时钟树，那么这样做的话，前端做的时序分析不是没什么作用吗?因为时钟路径都变了?前端做时序分析，时钟路径是工具默认的吗?


                     麻烦大侠指点?谢谢

前端在做的时候clock tree的latency是可以在可已设置的，clock的skew在uncertainty里面，这个是一个预估值，一般设置的都相对大一点，给后短一点冗余，后端插入完后，pt做时序分析时，clock tree设置propagated就可以把时钟树的latency和skew都会算进去，所以一般pt的时序分析比较准确，dc的只是一个预估值，要等后端布局之后反标注在做一次分析。
看看dc的guide吧，里面有解释的。
set ideal net可以吧rst看做的一个理想的，不插入buffer。create clock 已经默认吧生成的clock设置成ideal的属性了，所以不会加入buffer的。

十分感谢haichao_xjtu 的解答，耽误您的时间了，谢谢！祝工作愉快！

补充：在dc的时候clock和reset一般都设置为ideal_network，而reset的优化在placement的时候做掉（主要是DRC），而clock的优化要CTS的时候做，所以前期仅能用DC做初略的估计，按照20%的过约束一般OK

同时十分感谢eleven61525157的热心帮助！

快点升级啊。