谁会这样的时序约束啊？

刚写DC脚本，想问一下问题：
1，异步置数
   如果一个寄存器，always @(posedge clk or posedge start or negedge reset) ,存在异步置位，这个异步置位端需要做一些约束吗?怎么约束
2，上升沿和下降沿同时存在
  一个design中，如果有这样一条path：上升沿launch，下降沿（和前面同一个clk时钟）capture，那我们该怎么约束呢?“是不是只要定义clk的周期就可以了，软件自动检查timing?

能优化逻辑就少用约束吧。
1.可以对异步信号进行两级寄存器打拍。或者你确定了异步信号的removal和recovery时间再添加异步约束。
2.参见DDR的时序约束部分。时序约束有专门应用于DDR的，你可以搜索一下看看。

终于有人回复，虽然不是很详细，但是还是感恩涕零