请教关键路径的判定以及相关概念~谢谢

所谓关键路径 ,我的理解就是时序情况最差的一些路径,对于setup而言,就是数据所走路经最长的,这个图中明显蓝线最长 不过这里没有画出FlipFlop,这个到底属于不属于时序要求的路径还不一定 绝大部分纯组合电路 , 除非是clock gating的一些要求,一般不认作需要有时序要求

      所以需要列出输入的所有情况?然后判定?

这种纯组合逻辑需要考虑吗?

    考试时还是重点呢，关乎电路性能啊。我还是没明白怎么判定啊。

静态时序分析报告里面会出来，之所以叫关键路径，是因为该路径上的延时直接影响到整个FPGA能够运行的最高频率，所以很关键。

    谢谢~现在都是直接从报告里看吗?

    现在的报告里头都会显示出系统能够达到的最快频率，以及影响到这个最快频率的关键路径，看看报告吧，你就会明白。

楼上都不对。实际上蓝色路径是虚假路径，所以只有红色路径对功能产生影响。因此只有红色路径才是关键路径。

学习中，高手出来知道一下啊

        这个答案对的...
蓝色的AND3的输出为1的话，AND1和AND2会被跳过...