数模混合电路低功耗设计方案选择疑问，请各位达人发表高论 Orz

问题原型是某公司招聘试题，自己没有这方面的经验，希望听听大家的意见。
问题：
Q1、基于130um 工艺数模混合电路，数字部分有RAM、30万门逻辑；模拟部分有PLL、AD、DA、PLL 等。该SOC 的工作频率为60MHz 问
A 如何考虑低功耗设计；
B 如何减小平均电流；
C 如何减小瞬态电流
Q2、对于上述数模混合电路， 如果采用65nm 工艺，工作频率为200MHz，如何考虑A、B、C问题。
在Synopsys Power Compiler 手册中
”Leakage current was negligible in earlier CMOS technologies. However, with shrinking device geometries and reduced threshold voltages, leakage power is becoming increasingly significant, sometimes approaching the levels of dynamic power dissipation. “
另外“Low-Power Design Strategies” 给的方法：
1、Supply Voltage Reduction
2、Clock Gating
3、Multiple-Vt Library Cells
4、Multivoltage Design
5、Power Switching
6、Dynamic Voltage and Frequency Scaling
  
具体怎么选择设计方法，有经验的达人指导下啊，先谢了。

等待求解

有意思。同求解答。

如果提到不同工艺和不同频率。
那一定要考虑：静态功耗vs动态功耗；并行+低频vs串行+高频
另外还可以考虑：power gating; clock gating; Multiple-threshold voltage
这几点离工艺较近，所以可以针对几乎所有类型的设计。
这些方案每一条都会有优缺点的取舍。
哪条方案最优并不重要（也没有针对所有情况都最优的方案），重要的是你知道他们之间的取舍。
具体的你自己去查资料，别人告诉你的知识，三天就会忘。

很赞这句话，工程上面没有最好的，只有最合适的。
数字部分的功耗考虑是按照S 家的Power Compiler思路来的，但是模拟部分不懂啊，有没有人给普及一下模拟部分的低功耗设计方法，或者给一个参考资料。
这个问题主要，尤其是在面试用，数字部分主要是考察在不同频率下的低功耗选择吧；
工艺变化是不是需要考虑模拟电路呢，对于数字部分这个主要差别在于漏电流吧，也就是静态功耗，然后可以归到上面↑PC方法选择上。