请教关于fanout的问题

关于fanout,小弟有一些疑问，请高人解答：

1.max_fanout 反映的是driving 单元的能力，fanout_load反映的是driven 单元的特征。
  所以库中cell的描述时,描述output pin属性用max_fanout(因为它要去驱动其它单元），描述input pin属性用fanout_load。
  这个理解应该没有问题吧?
2.在具体current design中，output port用到了max_fanout_load，实际上反映了能连在这个output port后面的被驱动net(or port)的等效个数。
  这个理解是不是也对?
3.在具体current design中，input port用到了max_fanout。这个就有疑问了，这个是下面情况的哪一种?
  a) 在current design内部，input port会驱动内部其它单元，所以设定input port自身的max_fanout，表示设计内部连接到这个input port上的等效
      线网根数不能大于max_fanout的值。
  b) 考虑current design是一个被驱动单元，外部前面有一个驱动单元，max_fanout是对外围的设定，表示current design 作为一个被驱动单元，它所
      有的inputs 的fanout_load之和不能大于前面那个驱动单元的max_fanout。这个时候max_fanout就作为current design的外部约束。
  到底是a) b)中的哪一种情况?
4.在DC手册上发现一个情况,max_fanout不仅仅可以用在current design 的input ports，而且可以用到all the nets in the design
   从max_fanout反映的是驱动能力的角度考虑，如果set_max_fanout到 nets上，表示nets有了这么大的驱动能力，这些nets
  去驱动后面的cell 时，nets本身的max_fanout可以和后面cell的fanout_load进行比较了。
  这种理解对不对?
5.当设定了max_fanout 和max_fanout_load以后，DC会只优化current design本身吗?还是它还会考虑选用适当的current design前面的驱动单元和
  current design 后面的被驱动单元?

谁能帮帮我，非常感谢！

lu guo

我也是想知道fanout具体的含义。

看样子你好像在为你的设计单元与其它的单元接口时序约束，其实 DC可以用不同的语法来完成譬如说 set_input_delay/set_output_delay 的约束就可以了。一般fanout约束不大用在单元的接口上（我没有这样用过）

ss
FOUT问题，我也要好好了解一下子

也不是很明白，想看高人解答，
订阅之。

这算不算挖坟呢。但是这个问题我今天看的时候也被搞糊涂了，求大神解答阿。

小编4年前的问题，现在肯定已经是大牛了～ 大家都是迷茫着走过来的，下面回答给正在迷茫和即将迷茫的人看的～ :-)
1, 2 理解没问题3 是b的意思
4 理解没问题
5 DC会优化 design 本身 使其符合约束要求～ 类似时序约束

xue xi le .xiexie