verilog仿真时钟采集数据

自己顶个，顺便说下reset是1的，截图的时候刚好没标号，大家不用看代码里面的值

dddddddddd

你的PB_BReq_xi是什么信号?第一张图为什么在时钟的上升沿有个毛刺?

   谢谢你的答复~
    输入信号是其他逻辑的输出，那个毛刺是时序逻辑仿真是加的那个delay产生的，就像我给的verilog代码里面那个#`D就是那个delay，
这个应该不影响最后结果。
    我的第三幅图就是那个毛刺的放大图

好冷清啊

你把相关的代码贴稍微全点，就给这么点信息量，谁能分析出是啥原因啊。
感觉应该跟复位有关系，你再查查看吧

请问如果不加#`D验证结果是否正确?

恩，project leader看了，好像是时钟树的问题，这已经不是我能理解的了。
这个现象出现的原因好像是挺多，我以前就遇到过。好像加delay_mode_zero就可以，但这次不行。
所以就来问问看论坛的大牛，其实主要想问问大家是否有相同的经历和解决方法。谢谢各位指点！

    取消了也一样

把CLK和RST波形一起贴出来吧

nospecify 试试。