求指导FPGA：这些木马门连接增加了这些结点上的容性负载

最近在看一篇关于硬件木马的论文，不懂啊不懂。关于 FPGA  和电容。神马关系，求指导。本人只做过 前端 代码设计。
具体实验是这个样子的：       在九个串联的非门组成的环形振荡器链的中间插入一段 电路 是不是就能 在这个节点产生一个额外的容性负载呢?。那么这个电路 可以是什么电路呢，怎么个 插入法?

自己先顶

因为FPGA芯片也是由cmos电路搭建而成的，。比如与非门就是有2个PMOS,2个NMOS构成，而非门就是有一个PMOS,一个NMOS构成，所以这样就在CMOS电路中有了寄生电容，就会导致了延迟等，这是我的理解，

    谢楼上，我在九个串联的非门组成的环形振荡器链的中间插入一段 电路 是不是就能 在这个节点产生一个额外的容性负载呢?。那么这个电路 可以是什么电路呢，怎么个 插入法?

    对不起啊 ，这个我没有考虑过，我想想啊，

    不用 不好意思，你能回答我的问题  我就非常感恩了

建议你看一本书CMOS电路设计 ，里面有一个章节关于数字电路的，

    找来看看，谢楼上