请教一句verilog

时间：10-02 整理：3721RD 点击：

wire [VF_PNTR_WIDTH-1:0] wr_rdy_ns = {1'b1, {VF_PNTR_WIDTH-1{1'b0}}} - wr_pntr_ns + rd_pntr_r;
像这样一句单独的，是表示初始值吗?没有always,assign，单独一句是什么意思呢?也不是testbench.
这个有时钟吗?

终于看到我的帖子出来了，请问有人会吗?

这个没有时钟，是在wire被声明的时候就定义了他的逻辑电路，综合出来是个组合电路，相当于
wire [VF_PNTR_WIDTH-1:0] wr_rdy_ns；
assign wr_rdy_ns = {1'b1, {VF_PNTR_WIDTH-1{1'b0}}} - wr_pntr_ns + rd_pntr_r;

非常感谢的，我明白了！

3楼正解,3楼的写法是更加规范,更常见的写法

这时verilog2001的语法，允许wire在声明时直接assign。
verilog95里是不允许的，只能按3楼的写法写。

谢谢！

好的，非常感谢，学习了

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