verilog中使用always的问题

小弟现在遇到一个问题，就是在使用always语句时，后面的敏感参数列表中没有括弧，而是直接跟在always后面，有哪位大侠使用过这种用法吗，可否赐教一二！不胜感激！例：
always@Clk_50M
begin
end

只跟一个参数，括号可以省略，多个参数就不行了

敏感列表中，有单个敏感参数时，倒是无所谓
不过，我不明白，为什么不按习惯来，要这么去写代码?

谢谢，我是看的别人写的代码，发现这个问题，后来问了之后才知道这种代码是工具自己产生的！

建议写空格，小心综合工具的翻译

写什么空格?人家问的是与always后括号相关的问题，详细点说把。

对于组合逻辑，如果后面只有一个敏感信号，加不加括号是相同的；如果有多个敏感信号，必须加括号
另外，如果是多个敏感信号，可以只写一个括号，括号里面不写任何信号，综合器会自动处理的
即 always @(a,b,c,d)与always @()是相同的

    解释得很详细，谢谢！