如何设置synplify的优化

FPGA中有些信号的确不是设计的输出，但是需要用来触发chipscope或者便于观察。synplify常把这些信号优化掉，添加keep，preserve,noprune,等等，或者拉到输出口都被优化。大家都是怎么弄的

我用的比较笨的方便，把这些信号做一个逻辑，再的把这个逻辑引到CPU的访问寄存器里。

有没有更简单的方法呢

你可以添加一个属性，在sdc里边，把优化设置为0 或者false就可以了

能具体一些吧，是约束regerist吗?总觉得snpylify很强大，但是感觉用的不好，有没有具体的文档?学习一下

    能具体一些吧，是约束regerist吗?总觉得snpylify很强大，但是感觉用的不好，有没有具体的文档?学习一下
谢谢

user guide and reference,search the root

不是设计的输出，但只是是设计里面用了，拉到输出端口，应该不会被优化掉得，如果被优化掉，说明设计有问题；
要观察设计内部的一些信号，有几个办法：
1 用identify工具，这个工具类似于chipscope，但比chipscope好用多了
2 如果不想优化掉，用keep语句，比如某个DFF，可以在这个信号后加综合语句，比如：reg qout /* keep=1 */;