时序分析的一个奇怪问题
时间:10-02
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综合的时钟相关脚本如下:
create_clock -period 30 -name OSCX_Clk [get_ports OSCX_CLK]
set_clock_latency -source 1 [get_clocks OSCX_CLK]
set_clock_latency 1 [get_clocks OSCX_CLK]
set_clock_uncertainty 0.5 [get_clocks OSCX_CLK]
set_clock_transition 0.3 [get_clocks OSCX_CLK]
create_generated_clock -name Mcu_Clk -source [get_ports OSCX_CLK] -divide_by 2 [get_pins {clk_gate/Mcu_Clk}]
其中综合完毕时序分析发现有如下违例:
Path Group: Mcu_Clk
Path Type: max
Point Incr Path
--------------------------------------------------------------------------
clock OSCX_CLK' (rise edge) 45.00 45.00
clock network delay (ideal) 2.00 47.00
U1/U2/IP_MODULE/PCLK (IP_MODULE)
0.00 47.00 r
U1/U2/IP_MODULE/PDOUT[1] (IP_MODULE)
25.00 72.00 f
U1/U2/U111/Y (AND2X1) 0.24 72.24 f
U1/U2/U52/Y (MXI2X1) 0.17 72.40 r
U1/U2/U51/Y (NAND2X1) 0.10 72.51 f
U1/U2/OtpDat_reg[1]/D (DFFSXL) 0.00 72.51 f
data arrival time 72.51
clock Mcu_Clk (rise edge) 60.00 60.00
clock network delay (ideal) 0.00 60.00
U1/U2/OtpDat_reg[1]/CK (DFFSXL) 0.00 60.00 r
library setup time -0.21 59.79
data required time 59.79
--------------------------------------------------------------------------
data required time 59.79
data arrival time -72.51
--------------------------------------------------------------------------
slack (VIOLATED) -12.71
我想不明白为什么在OSCX的上升沿是在45ns,而不是30ns?我觉得它们的关系应该如下图才对啊!

有点奇怪,同问。谢谢
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