外部晶振直接做系统时钟有没有什么问题

1：外部晶振是产生方波还是正弦波?
2：系统内部的pll时钟是方波还是正弦波?
3：要是异步fifo，一个时钟是外部晶振25M，另外一个是内部pll的时钟100M。这样会导致丢数据的现象吗?
谢谢大家

这个问题，问得好啊。
还望路过的大侠指点一二。

1：晶振产生的是方波
2：PLL产生的时钟也是方波
数字芯片中只有方波做时钟，怎么会有其他的呢。
3：异步FIFO的设计本来就是要避免数据丢失的情况，设计成熟的异步FIFO，只要100M端口的pop速率和25M端口的push速率均衡，不会出现数据丢失的。

也就是说这两个时钟都可以做工作时钟
但如果这个异步fifo在两个pll产生的时钟没有丢数据的情况
但是晶振输入时钟，另外一个pll的时候，会随机的丢失少量数据，会是什么原因?
这两个时钟的稳定性差别大吗

外部晶振是既有方波也有正弦波，看用的晶振型号

路过  围观

1：外部晶振是产生方波还是正弦波?
外部低频还能出方波，高频就介于方波和正弦波之间了。一般进入FPGA后要用BUFG才能去驱动寄存器。
2：系统内部的pll时钟是方波还是正弦波?
内部出来的很接近方波。但是如果你输出到output脚，用示波器看的话又是：介于方波和正弦波之间了。这个原因不复杂三。板子和IO上寄生RC比较的。
3：要是异步fifo，一个时钟是外部晶振25M，另外一个是内部pll的时钟100M。这样会导致丢数据的现象吗?
做好了就不丢。但是一定不能假设内部PLL 100M正好是外部25M的四倍。除非你的100M是用外部25M作为源时钟，经过PLL生成的。
谢谢大家

低频正弦波时钟输入芯片，会产生什么后果?

P,N管同时导通，功耗极大！

拿示波器看看再下定论