庆祝第一次移植工程至xilinx平台成功，顺便请教一个问题！

哥6年才和xilinx有第一次亲密接触，历经5天才今天总算看到了和设计一致的结果。
具体背景请参看本人前几贴。总结一下：原设计一点问题都没有，ASIC，ALTERA平台验证都没问题。关键问题出在了XST将单端口RAM（用行为级描述的）综合错了，写完读出来全是0。将所有的单端口RAM替换后，功能全部正确，但就是计算结果和实际总是差了固定值。今天终于把这个小问题也解决了，同时也带来一个问题如下：
1，我将一个单端口RAM用其IP实现，第一次产生的时候生成了*.v,*.xco等文件，实际结果不正确，差固定数。于是另建一个工程重进行行为级仿真，发现是用IP多计算一级流水。于是返回正式工程重新点击xco文件重新参数化生成了核，可是还是不正确。但仿真工程就算布局布线后仿都正确。今天实在没招了，足够比较文两个工程的源文件，发现两个工程中就一个单端口RAM的*。v文件内容不一样（这个RAM的*xco文件一样），差别就在实际工程中的*.v文件中仍然将输出寄存了！这导致读出的数据差一拍，结果也就差了固定数，最后将实际工程中的*.v删除后重新生成，结果完全正确。
2，我糊涂了，本人第一次用ISE不知道，综合时是以*.v,为准还是以*.xco?，为什么重新生成*.XCO对应的*.v没更新?ISE中用IP应该怎样用?该注意什么?当然这些问题手册上都有，就是懒得看了，有明白人请指教一二！谢谢！

自己看手册吧，都6年了，还没养成习惯?

哈哈，楼上的哥们，哥们我看惯了Altera的资料手册不愿意再看Xilinx的，谁让狗屎的XST综合器有问题呢！要不然哪来这么多破问题！再说到了我这年纪有激情跟刚工作的一起去查问题就不错了，具体的细节问题我已经不太管了，只是好奇为什么xco文件更新，ip按理说也已经更新，为什么.v文件没有更新呢?还有你不愿意回答，你可以不回啊，没必要这么说吧?

我们老大工作十年了，调试东西时还不是一起调试，RTL设计师，软件工程师，fpga原型验证工程师，都要在一起调试。他们都有十年工作经验的。

楼上的肯定在公司里吧?公司里肯定是这样的。其实我也喜欢公司里的那种氛围。无奈从我做研究生课题开始就跟研究所打上交道了，算上毕设那一年多，我已经在这种单位快8年了。国企就这德行，熬资历。而且研究所培养的是全才，从方案论证写报告，跑军方，到画板子、做算法仿真、写rtl代码、写嵌入式c代码，调试、原型验证、测试、写文档，我们都得做。时间久了，也就腻了，好多同事就是混日子了，呵呵。

查了资料，应该以*.xco文件为准啊！*.v用于仿真，为什么.v不更新影响最终结果呢?求解答！

没遇到过.v文件不更新的情况，你每次生成IP都不更新.v?
而且，平台移植，最好是用IP，altera xilinx的低层元器件不完全一样的

我也移植过一些程序 从xilinx到altera上 发现fifo的数据顺序两家做的不同