关于VCS后仿的问题

时间：10-02 整理：3721RD 点击：

一个是做DFT之前的网表，一个是做DFT之后的网表。
两者Formality check是pass的。
用VCS做后仿（不带时序的后仿）是出现了问题。前者网表能pass，后者不能。
我看了一下波形。看见有个寄存器的D输入端在时钟上升沿的时刻，从0跳变到1。导致Q端也变成1了。
不知道谁能帮忙解决这个问题?

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