探讨一下logic delay和route delay
时间：10-02
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为什么xilinx 要求logic delay不超过50%,route delay不小于50%?
布线延时真有那么大吗?
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线宽越窄，route delay占的比例越大，百分之五十我看还算保守的
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到了.18工艺以下，连线延迟变得很突出
探讨一下logic delay和route delay
没错，现在的深亚微米工艺下，线延时比器件延时大多了。
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