reg 变量 wire变量 always敏感变量不全

1. 
   
2. module my_circuit(a,b,c,out);
   
3. input a,b,c;
   
4. output reg out;
   
5. 
   
6. always@(a,b)
   
7. out=a&&b&&c;
   
8. endmodule

只是综合和仿真不一样而已，工具还是知道滴。

综合结果一样    楼上说的很对   仿真实验肯定是不一样的

这怎么解释呢?综合的电路一样的，但仿真结果不一样。

找个低版本的quartus试试看，就能看到不同了

我也碰到这个问题，求大侠赐教哇

高版本的QII综合工具已经很强大了，夏宇闻老师的Verilog一本语法书上好像有专门的说明，你可以去查查，我也忘了，现在一般都是always @ （*）

可参考VERILOG2003的设计