源码编辑器

为啥写verilog 和VHDL 的就没一个好用的像写c/c++ 用的 source insight 那么好用的工具呢?
要么ISE 没有module 列表，要么没有高亮，要么source insight 里面 module 列表不正确，语法高亮也不正确，我郁闷啊！
我已经试用过 source insight，UltraEditer，VIM，GVIM，slickedit，就没一样像我用SI 写C 那么称手的，真不知道微电子界的大哥大姐们怎么熬的，我这个做驱动的很感触啊！

就是UE啦

工具里面可以嵌入verilog 或者VHDL的附件包，这样的话就有能支持书写的工具了

bu zhi dwo wei le shenme

ue 和si都可以编辑verilog,下一个支持包，就跟编辑c一样了。

现在网上的支持包都不完善啊，谁有SI 下的更完善的支持包吗?我找到的都是07年的，最多支持10个变量，还是有很多bug，和C 下面的支持包没法比

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