问一道数字IC笔试题

supposedly there is a combinational circuit between two registers driven by a clock.what will you do if the delay of the combinational circuit is greater than the clock signal?
a.to reduce clock frequency
b.to increase clock frequency
c.to make it pipelining
d to make it multi_cycle
我选的a、c、d，对不对

就选a吧

a,c,d对

a d觉得

A,C,D都可以，
但A，频率可能是不能改变的，这与设计有关，
C，这个没问题，一般都这么做，
D，也可以这么做，但如果数据是每周期变化一次，就不能这样，

没有其他限制条件的话 a c d都可以

向高手学习

这个应该没有固定答案，应该是一个发散性的题目，在不同的环境条件约束下采用的方法也不一样

学习了

5楼讲得很清楚呀，受教

选a,c,d

受教育了！

受教了

高手学习

应该对的的，，，

C肯定没问题，其他的要和实际情况而定

时钟频率最好不要改变，我选c、d

不错，受教了

似曾相识啊···

学习了

a一般是不选的，因为设计要求时钟频率是不能变的，性能降低?d要跟时间电路功能来确定，一般也是不选的。只有c才是可行的。

这样阿...学习了..

学习了哈

学习了

同意5楼，学习了

没有其他限制条件的话 a c d都可以

应该选择C吧，但是D在用DC综合的时候也有用到的，。

选a、c、d可以。大家都在说时钟频率的问题，其实这题我个人认为没有必要考虑这么负责，a就是考一个T>Tpd+Tcomb+Tsetup的问题；
c和d都可以；
还可以把FF拆成两组latch貌似……

环境不一样，答案不一样。

a c d 正解