STA，report_timing遇见 no constraint的错误

时间：10-02 整理：3721RD 点击：

在layout之后，用Star-RCXT提取参数之后，导入PT做后STA，但是report_timing的时候显示no constraint，我想原因应该是由于我从ICC到处的网表本身有hierarchical的，但是Star提取的参数是基于门级的，所以导致没有constraint
请问一下各位这个问题一般怎么解决呢?

上一篇：I2C中速率的设置问题
下一篇：参加2011赛灵思(Xilinx) FPGA最新课程技术研讨会，送16G U盘并参与iPad2抽奖

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器

栏目分类