求助。关于quartus综合后，出现的时钟建立时间为负的情况

时间：10-02 整理：3721RD 点击：

本人最近在将一个soc（含有内核与外面的若干模块）烧入fpga进行验证，用quartuss综合rtl级代码的时候，综合完在时序报告中显式时钟的建立时间为负的，但是我用modelsim进行前仿和后防都没问题。一般情况下建立时间不够怎么处理?

找出不满足时序的路径，一般建立时间不满足要么是组合逻辑延时过长或者时钟抖动过大造成的
组合逻辑延时过长，可以考虑用DFF拆分完成。如果是时钟抖动过大看看PLL和是否走全局时钟。

2#的方法是对的，一半FPGA给你综合工具给你的时序报告中会有slow model和fastmo del两种情况，如果fast model出现问题，一般是你的时钟没有走全局时钟资源的原因。如果slow model出现问题，这个可能性最大的就是逻辑路径太长造成的，也有可能是时钟的FanOut太大。当然前提是你要排除异步时钟路径的时序报告。至于为什么你的时序报告不过，而modelsim仿真没有问题，一个原因就是综合报告给你的是很保守的时序，而一般是slow model出现问题，而这个slow是在FPGA工作条件最差的情况下分析的，一般FPGA不会工作到这个条件下。还有一点就是在用modelsim后仿的时候你要用slow model仿真这样更接近你的时序要求~

谢谢你的知道，我现在是入门级水平，在公司里实习，做验证，本来是一个assic设计，我把它放入fpga进行板级验证，好像assic 设计的原rtl代码里有门控时钟，我想是不是门控时钟和fpga不太兼容?

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