Modelsim编译Testbench出错了
# ** Error: D:/first/Modelsim_testbench/DDS_TEST_TB.v(1): near "--": syntax error, unexpected "--", expecting "class"
可是我用的明明是VHDL，怎么会报出这种错误呢。
命令用错了
什么意思呢?我是直接再菜单栏中点击COMPILE中进行的，
此外为什么每次再启动Modelsim的时候会说这个错误呢：
# ** Error: ipcore_dir/mydds.vhd(41): Library xilinxcorelib not found.
# ** Error: ipcore_dir/mydds.vhd(43): VHDL Compiler exiting
# ** Error: C:/Modeltech_6.2b/win32/vcom failed.
这两个问题困扰一上午，貌似是不能自动编译库，是吗?
sdwsh
我用的是菜单栏中的编译compile，不是要对testbench先进性编译吗?怎么错了呢?
嘿嘿可不可以具体说说。谢谢，嘿
既然你用的是vhdl，但是，你的文件名称怎么保存为v文件呢，你的后缀是.v，编译的时候，就把你的文件当做是verilog啦，所以报错。
这个地方你没有编译xilinx的IP仿真库，所以报错。
那么多的问题，很显然，你没有看过modelsim的user guide，论坛里边有很多modelsim的中文教程，搜索一下吧。
我在网上搜了下视频看的，把流程看明白了，但是具体自己操作的时候遇到了很多问题。比如在ISE中我调用了两个IP内核使用，但是进入Modelsim进行仿真时，就会报错：Library xilinxcorelib not found。
这是因为什么，我没有编译xilinxcorelib吗?这个东东在哪里呢?
你需要查看一下怎么编译xilinx的仿真库，如果你用到altera的东西也是一样。
有好多方法来编译库呢，可以使用ise界面编译可以，在modelsim里边编译也可以，我自己常用的方法是，直接找到ISE安装目录下的compxlib.exe，点击这个直接进入ise的编译向导，编译好了了之后，进入modelsim新建库，然后映射过去就行了。