vhdl,if语句中可不可以包含两个信号的沿触发呢
if(posedge clk or posedge reset)
或者这样子,包含一个沿还有一个电平
if(posedge clk or reset)
这样做是不是用冲突的
是不是即使在BEGIN END中或者进程中，语句的执行，也是并行的，只是我们是串行思维写的呢
第一个问题：不知道小编是不是指把verilog跟VHDL混起来了?好像vhdl里边没有这个语句。
如果你指的是使用两个条件，那就分开写呀。比如说 if(clk'event and clk = '1') then if( reset ) then
第二个问题：书中的解析是，串行块中的各条语句是按照他们在块内出现的次序逐条顺序执行的。当前面一条语句执行完毕后下一条才开始执行。
一般很少去这么判断边沿的，因为你的进程一般都是靠边沿来触发的，主要还是要看你实现的逻辑在电路中是否有对应的东西，这个不是设计语言，而是描述语言。
最后一句话，很是说明问题。VHDL是 硬件描述语句。
不过这里也要注意串行块内使用的赋值方式，如果是非阻塞的，那么赋值操作就是在进程结束后同时执行，那样看，又有点类似于并行操作了。
小编的原来的问题就比较模糊，所以，感觉这样子讨论也没有什么意义。
感觉小编应该先抓抓基本的语法，需要基本的积累。
嗯，老大说的是。
小编：
谢谢你的热心回答，这个帖子是我刚开始初学VHDL的时候，看的一头雾水的时候发的，当时好久没人回复我也就放弃了，没想到今天GOOLGE另一个问题的时候竟然排在第三个，好意外而且惊喜。
现在我已经摸索了一个月了，但是还是有些问题不明白，而且苦于周围没有人讨论，嘻嘻，非常感谢你的回答。
gaurson ：
同样感谢你的热心回答，终于有个人可以讨论了。这个帖子是我刚开始初学VHDL的时候，好久没人回复我也就放弃了，没想到今天GOOLGE另一个问题的时候竟然排在前边，好开心啊
学到现在，还是有些问题不明白，实验室大部分是做MATLAB的，我就瞎摸索了。嘿嘿
gaurson ：
同样感谢你的热心回答，终于有个人可以讨论了。这个帖子是我刚开始初学VHDL的时候，好久没人回复我也就放弃了，没想到今天GOOLGE另一个问题的时候竟然排在前边，好开心啊
学到现在，还是有些问题不明白，实验室大部分是做MATLAB的，我就瞎摸索了。嘿嘿
嘿嘿，谢谢你的回答，这个是好久发的帖子，今天竟然搜到了。
一个多月过去了，感觉自己的对VHDL的理解还是很模糊，我不明白这个描述语言是什么意思呢，他和代码是怎么样对应起来的
有时候并行串行就弄得我很复杂
LZ写的就不是VHDL啊。学语言还是自己编个小工程学的快点。
亲，你是不是吧VHDL和verilog hdl学混了。建议你先学好VHDL再学verilog