微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > ddr系列走线等长的由来?

ddr系列走线等长的由来?

时间:10-02 整理:3721RD 点击:
网上有很多ddr系列布线指南,指导思想都是——“分类,等长”。“分类”是很固定的,那些信号归为一组,大家都有一个共识;“等长”,却是五花八门长短不一,很让人迷茫,不知道该遵循谁的标准。
分类的原因是这几根信号线紧密相关;等长的原因是信号传输有延迟。为了保证信号的有效无误的被采集,那么并行传输信号的传输延迟必须相等,即并行传输信号的传输走线必须相等。但是绝对的相等肯定是无法做到的,走线之间必定存在容差。在一定的容差范围内,系统是可以正常运行的。
那么这个“等长容差值(布线指南中的等长走线偏差值)”的根源、由来、依据是什么呢?与信号的setup time 和hold time 有关吗?
请各位大虾指教指教!

用时钟去采集信号时最重要的时眼图中的眼宽
因为我们一般都用一个时钟去采样一把DDR数据线和时钟线的信号.
则:实际能进行数据采样的眼图相当于把所有数据线单独的眼图直接叠加后剩余的眼宽.
如果能用不同的时钟去采样数据,那么所有等长啊\分类啊  全是屁话

等长是做法,眼宽是效果。

那么请问眼宽要达到多少才算合格呢?
USB规格书中,差分传输线有一个眼图标准。但是我至今没在DDR的规格书中看见过有关“眼宽”的任何描述呀!恕在下知识浅薄,烦请高手指点一二。 谢谢!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top