给FPGA的某个io输入高阻态，FPGA检测到的是什么？

高阻这个概念一般用于输出，输入一般讲悬空，根据你所选的芯片不同，电平标准是不一样的，不过一般在CMOS和TTL被认为高电平。

是这样的 lvds串转并芯片的输出接到FPGA的输入 芯片资料里说如果lvds串转并芯片的pll没锁住，将解不出数据，数据和时钟的输出都会是高阻态。我想我需要做个实验 看看这个时候FPGA检测到的是高电平还是低电平。

另外芯片的I/O电平标准是LVCMOS。

要看你FPGA IO默认是上拉还是下拉了

我抓信号看了 确实是高电平

你用的是什么FPGA芯片，端口配置成什么电平标准的呢?

CycloneIII 端口是默认的LVTTL

应该是取决于外围的驱动，
添加的上拉或者下拉电阻，
在I2C这样的双向口中，一般添加上拉电阻，
检测到的就是高电平，
常规直接测端口，正常情况会测到比高电平略低得高电位吧

应该是高电平才对，因为一般的fpga默认都是上拉电阻。