频率生成问题

锁相环

FPGA可以调时钟模块来配置

   生成不了162的。报错

   能说在具体点的吗?谢谢

锁相环都不能?
不会吧

锁相环串联

fpga中两个DCM级联起来，第一个3倍频，第二个进行小数分频，乘以27，除以25，可以试下，不能保证一定行。

对于PLL，应该哪样的频率都可以生成吧?只是如果是整数倍或简单的*m/n，这样生成时钟精确度更高些。
也许存在个调整能力问题，可试着LS的方法看看。

精度问题，有点麻烦