请教如何约束PLL时钟

各位好，
小弟用Quartus的PLL产生了一个160Mhz的时钟，但是现在这个时钟域出现了setup violation，
我想把这个时钟的约束调节的紧一点来解决建立时间不足的问题，比如170Mhz，请问要怎样约束?
我之前用了derive_pll_clock命令，这个命令是不是默认约束为160Mhz?

同问！

derive_pll_clock是根据PLL的配置自动约束PLL输出时钟，它的原理其实就是自动调用create_generated_clocks分别约束各个时钟；因此小编可以自己添加create_generated_clocks约束各个时钟，这样的好处是约束条件可随意变化！

create_generated_clocks

这种情况下，你应该在setup不足的地方改改代码啊，如修改关键路径优先级，打一拍寄存器，或修改综合选项，加多周期约束等选择啊，而不是对时钟改约束