Verilog哪些描述可能占用大量LEs
时间:10-02
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最近用verilog写一些控制的程序
发现在程序中出现任意数的取模取余综合后会占用大量的LEs
各位大大还有哪些不规范的书写可能消耗大量的逻辑资源呢?
希望能分享下~
发现在程序中出现任意数的取模取余综合后会占用大量的LEs
各位大大还有哪些不规范的书写可能消耗大量的逻辑资源呢?
希望能分享下~
复杂的for循环也会占用大量的逻辑资源
用LEs做乘法器和寄存器数组等等会占用大量的LEs。
