ncverilog -v 顺序求助
时间：10-02
整理：3721RD
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最近突然碰到一个怪问题，我有一个testbench.v, top_netlist.v,stdeclls_file.v,(其中top_netlist.v 本身含有其他子模块的定义在一起）
我一开始写成ncverilog testbench.v \ -v stdcells_file.v \-v top_netlist.v 仿真结果不正常。
可是我把它掉个顺序变成ncverilog testbench.v \-v top_netlist.v \-v stdcells.v 就好了。
百思不得其解。
有谁能解释一下吗?
我一开始写成ncverilog testbench.v \ -v stdcells_file.v \-v top_netlist.v 仿真结果不正常。
可是我把它掉个顺序变成ncverilog testbench.v \-v top_netlist.v \-v stdcells.v 就好了。
百思不得其解。
有谁能解释一下吗?
testbench.v 里不是需对top_netlist模块例化?
需要将testbench放在第一位，我用modelsim仿真也碰到过这种情况。
不知道，每次都是用nclaunch手动添加的
是不是要自顶向下才行?
另外
有没有老兄在哪里搞到的NCverilog安装包，这个有没有一个完全安装文件可直接下载的，网上看到的都是分成很多个小包的，要下好久了。
我建议用-f加一个file_list的形式会更好一些