xilinx 综合出现signals are not completely routed

多半与时序违背有关，看一下你的timing report哪些信号时序没过，针对这些信号优化代码或者修改时序约束

    未布局的信号提示为输入时钟信号，
不知道如何优化代码和时序?现在无从下手，请高人多指点，说的详细点
谢谢了！

应该是全局时钟资源（有可能是bufg）不够用了。以前使用xilinx sparta3的时候也遇到到这样的问题。仔细看下ISE给出的布线报告，可以找得到是哪儿出了问题。或者把布线报告帖上来，让大家一起帮忙看。