FPGA的延时处理
时间：10-02
整理：3721RD
点击：
小弟设计一个模块，其中产生四个脉冲信号，需要它们从FPGA出来的脉冲能够对准。求教大家怎么约束布线和延时，使得四个脉冲信号对齐?
在线等答案~
毕竟不是DDR的PHY，一般的I/O是LVDS。觉得可以将四个脉冲寄存一下输出，并且把那个触发器pack到IO里。即使用I/O自己的触发器。选4个紧挨着的IO。这样的话误差应该很小了吧。
同意楼上的，ALTERA的话可以讲寄存器约束为FAST IO，这样它们输出到管脚的延时会比较一致。
用io逻辑资源输出即可