FPGA有必要做时序约束吗？

必须的，要做

我以前 也很少约束，但我觉得有必要

告诉复杂的处理是需要考虑的
你需要看一下 综合结果 师傅满足你的设计时钟要求等

如果跑高速，还是很有必要的

这个必须的
一般综合、布局、布线工具会做好，你只需要下自己的约束即可。

看你的资源用的多不多，跑的频率是高还是低，一般跑得较低频率，资源用的少的话，没有约束跑出来结果也可以满足，但当你资源用得较多，且跑得频率高的话，不约束是不可能的。

当然要做时序约束，不约束你怎么知道你的设计能跑多快，是否有违背

学习了

感谢大家的回复，受益了。

速度不高的快，可以不考虑的

多少設一下, 確定你的設計可以達到預期的速度.雖然說有時候只是參考值.但是起碼可以把最危險的地方給highlight 出來.

    跑多少算不高?10MHz算么?一般理解算不高的了吧，可如果你设计中存在一条500级的组合逻辑的话，会不会出现时序违背呢?加时序约束的目的是为了做时序分析，如果你都不能说出自己设计的东西能跑多快，别人谁敢用?

大哥，咱也是初学者，下下资料信元就不够了
我就随便回复回复的，你懂的

看设计的规模，简单的约束还是要的！

如果你不约束的话，Tool是不是按照1GHz自动加约束呢?那样显然很快就会停止优化。可以适当约束，Tool会尽力而为优化时序的。

学校里做的一写小东西没什么必要，但是你做复杂的项目，必须考虑，所以从开始学习时就养成习惯比较好

学校里做的一写小东西没什么必要，但是你做复杂的项目，必须考虑，所以从开始学习时就养成习惯比较好

高速设计的时候必须的吧   低速的话影响不是很大