有关synplify综合的问题

Verilog程序通过synplify综合后出现：Worst slack in design: NA，frequency设置多次都是这种情况，不知道对电路有不好的影响没有，我是初学者，希望能得到各位高手们的解释。谢谢。

同问，我也见过这个问题，不知道怎么回事。