verilog 计数器

module compare(equal,a,b)
input a,b;
output equal;
if(a==b)
equal=1;
else equal=0;
endmodule
上面程序哪错了，，老师只说用assign语句，，我想知道上面怎么错了

module compare(equal,a,b)
input a,b;
output equal;
reg equal;
always @( a or b)
begin
if(a==b)
equal=1;
else equal=0;
end
endmodule
你再试试，看行不?

   首先谢谢你啦！你好强大呀
一点小问题----第一句module后加分号，，再弱弱的问下，为什么一定要在always下赋值

HDL 语言和C等高级语言是不同的啊 不能用C的想法写HDL代码

看来小编对于verilog还没什么认识，怎么不找一下书看一下呢。

    刚学，，

     
       小编推荐本书给我哈，，我学校发的书里只用一章来介绍verilog....

书嘛，太多了。
这里不好介绍。
不过，在论坛里边搜一下 verilog，你就有了很多本好书了。

这个才是只用assign 语句的。
//---------------------------------
module compare(equal,a,b);
input a,b;
output equal;
assign equal = (a==b)?1:0;
endmodule
//---------------------------------

if else只能出现在always中哈

if...else只能在过程块中使用

    哦，，这样啊，，谢了

       嗯哈，是这个，用assign好简单丫