QuartusII 软件编译问题，高手们进来看看吧！

     我有一块PCIe板，实现的功能是通过PCIe接收数据，在板子上对数据进行处理，使用的FPGA是CycloneIII系列的EP3C40F484C6。在FPGA里例化了4份相同的逻辑，测试发现某一份逻辑运行不正常，其他3份都可以正常运行；不对逻辑和QuartusII做任何修改，只是对工程重新编译一次，测试发现4份逻辑都可以正常运行了。FPGA里运行的最大时钟频率是160M。    另外还有一块PCIe卡，使用的FPGA是StratixII GX系列的EP2SGX30CF780C5，实现的功能和上面的板卡的功能一样，只是在FPGA里例化了6份相同的逻辑，却不会出现上述问题。
  为什么会出现这样的情况，QuartusII软件为什么编译的结果不一样?为什么StratixIIGX的FPGA不会出现这样的问题，CycloneIII的FPGA却会出现这样的问题?

    高手们，有没有有过相同经验的朋友，给点建议。吧。非常感谢。

我自己先顶一下。我的逻辑本身是没有问题的，难道QuartusII编译这么不靠谱?

TimeQuest Timing Analyzer的结果如何?

Stratix和cyclone器件性能上还是有差别的，可能你内部的速度要求有点高，用cyclone刚好勉强满足，但是对于Stratix就游刃有余了。建议你查看下时序分析，看看建立保持时间的余量

看看你的编译时序报告。

这种事遇到过，不过我是因为逻辑资源使用得太多了！达到了98%！

我的资源使用才60%多，FPGA是EP3C40F484C6
另外一块占97%资源的板子反而还没有出现这样的问题，不过FPGA使用的是比较高端的EP2SGX30CF780C5。

不知道小编问题解决没?

资源使用率不是最重要的，只要能够布下来就行，最关键的是时序分析。

你检查下 你的设计里面是否有大量的异步电路描述。异步实现在FPGA设计里面非常不提倡。
另外在编译的时候，设置一些参数，编译综合时间会变长好几倍，但是效果确实好。