verilog输入

module mux(d_in0,d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,d_in7）诸如这些输入很多时，能不能用module mux(d_in0,...,d_in7)来代替?
还有case（state）
     5‘b00000：
      5’b00001：
       .............:
................:这些状态也很多时，是不是每项都要列出来?
求解答，大侠们，谢谢了

仔细看看原版的spec就知道了

现在手头上没有，小编帮忙说一哈，谢谢了

自己不尝试，听别人说的就敢信?
我觉得一个好的编辑器，或者脚本语言可以解决你的问题
而不是依靠verilog来提供你的需求。
verilog越简单，越通俗易懂越好，这样方便别人看，也方便自己debug。

module mux(d_in0,d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,d_in7）
这个代码为什么不优化成：
module mux(d_in);
input [7:0] d_in;
呢，这样写就很少了嘛。
CASE是要写齐的。如果实在不想自己手写，用脚本语言吧，不会脚本?学呗。

这个问题

1.必须。
2.必须，除非可以合并到default里面。
3.使用编辑器的自动完成功能，或者自己写脚本可以加快1或2的实现。
4.小编比较适合自己手动写完全，因为学习使用编辑器或者脚本是需要耐心的。