请问关于FPGA锁相环开关对电源的影响

最近用FPGA实现了一个解调器，由于需要低功耗，用FPGA的PLL输出时钟给DSP，并可以开关时钟。但是当每次时钟关断的时候解调器会出现误码，会不会PLL影响到了电源呢?或者还是其他的关系? 谢谢……

怀疑的话就测测看吧

不知道你关断时钟是怎么做的，个人觉得还是需要一些握手机制以确保DSP方工作正确及稳定性

时钟一般不会影响电源的
开关电源有可能会影响到时钟，尤其是开关电源。
小编的问题应该不是PLL影响到了电源

    已经改了一些地方，只能FPGA的PLL提供的时钟还是由PLL提供，但是不会关断了。只是把需要关断的FPGA输出时钟使用逻辑产生，并用逻辑关断，结果就没有影响了！只是还是不理解FPGA的PLL对外输出的开关为什么会有这种影响。

    输出时钟的开关是在PLL与IO之间加了一个时钟Buffer IP核，那个可以控制开关。

    这才是问题的关键，记住在设计中千万不要开关时钟，会有很大风险。如果想降低功耗，就增加门控时钟单元，外部切断时钟。
    再说原因：PLL在从起振到稳定的这段时间内，时钟输出是不稳定的，不能使用，而你每次打开PLL时都会经历起振到稳定的过程，这应该就是出现误解调的主因。PLL输出端口有一个“locked”信号，这个信号我以前都做内部复位使用，PLL在起振到稳定的过程中该信号保持低电平，此时复位全部逻辑就不会有问题了。