quartus&verilog测试

我在quartus下用verilog编写了两个模块main和test（如图），
其中test模块是main模块的测试模块。
现想要添加一测试选择信号test_select，使得当test_select为1时，test模块的输出作为main模块的输入；
当test_select为0时，不使用test模块，手动输入测试信号。
请教各位这个信号在哪加?不胜感激

据我目前所知，貌似测试模块在quartus上是不起作用的，测试信号的输入用**.vwf文件进行仿真测试，要用测试文件的话，要借助第三方软件，如modelsim