微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 子模块会占用更多的资源吗?

子模块会占用更多的资源吗?

时间:10-02 整理:3721RD 点击:
我的top层有个模块,调用了一个子模块,top层有个wire[15:0] data连接到子模块,子模块也要申明一个reg[15:0]和data连接,这样会不会利用了更多的硬件资源?如果我只用一个top模块来实现同样的功能就只有申明一个wire[15:0] data就可以了,会不会节省资源?

用集成电路的思想去考虑这个问题,你怎么搭建这个top的集成电路?
如果不在top上些wire 【15:0】 data,那么就节约资源了么?节约了什么了呢?资源嘛,难免是flop,布线资源,逻辑资源。浪费了什么?当你分析出来综合后的网表是什么样子之后,你就知道会不会浪费资源了。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top