微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > DC中的约束和reports formality过程如何产生详细的报告

DC中的约束和reports formality过程如何产生详细的报告

时间:10-02 整理:3721RD 点击:
DC通过了,但是脚本比较简单
请问,DC中要加哪些必须的约束呢?
要产生哪些必要的reports呢
现在约束只加了个时钟、area
reports产生了area、power、timing等报告,但看不懂啊
请教高手结束一下报告中的内容啊

fm通过了,完全匹配,老师要求记录下过程和结果
请问都要保留哪些结果呢,用什么命令呢?
欢迎大家来讨论,帮我看看~
再次表示感谢!

报告timing,面积 log

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top