关于多时钟做综合的问题

设计的电路中有两个同相但不同频率的时钟，做综合时考虑到要对输入输出端口加约束，请问哪位大侠知道定义input_delay和output_delay时分别该以哪个时钟源为参考时钟啊?在此先多谢各位大侠了。

看你的内部连接的电路和哪个时钟相关了

没有人详细的讲一讲吗?

对小编的   同相不同频  不了解。很有兴趣知道什么叫同相不同频

    不好意思，应该是不同相也不同频，搞错了。

按照最紧的时序要求，约束。

看你的输入信号接到的第一个触发器和输出信号最后一个触发器是用的什么时钟来约束。

按LS说的，你用什么时钟来驱动数据线的，那那个数据线就按那个时钟来约束了，