Verilog-a 是干嘛用的？
时间：10-02
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只知道Verilog HDL，今天看到一个Verilog-a，一样吗?
我也想知道
想学习。
为什么不google一下呢?：）
还有verilog/vhdl-ams, cadence搞的mixed signal用的hdl
比spice抽象层次高，可以一定程度解决verilog bhv model不“精确”的不足
仿真速度会比verilog慢，比spice要快很多
还可以查阅一下DMS方面的东西，cadence最新的关于mixed signal方面的东东^_^
貌似用来对模拟电路进行建模的
没用过，具体baidu吧
baidu......
有Verilog A的规范 可以查看下
对模拟电路进行建模的